Ringkasan
AD9833 adalah generator bentuk gelombang terprogram berdaya rendah yang mampu menghasilkan keluaran sinus, segitiga, dan kotak. Perangkat ini dibangun dari arsitektur direct digital synthesis (DDS) yang terdiri atas numerically controlled oscillator (NCO) 28-bit, phase modulator, SIN ROM, dan DAC 10-bit. Frekuensi dan fase keluaran dapat diprogram melalui antarmuka serial 3-kabel yang kompatibel dengan SPI, QSPI, MICROWIRE, dan DSP.
Chip ini memerlukan satu clock referensi, satu resistor presisi rendah, dan kapasitor decoupling untuk menghasilkan gelombang sinus hingga 12,5 MHz. AD9833 juga dilengkapi fungsi power-down (SLEEP) yang memungkinkan bagian yang tidak digunakan dimatikan untuk menghemat daya. Aplikasi umum meliputi pembangkitan stimulus frekuensi, pengukuran aliran cairan dan gas, aplikasi sensor seperti proximity, motion, dan deteksi cacat, pengukuran rugi saluran atau atenuasi, peralatan uji dan medis, generator sweep atau clock, serta time domain reflectometry (TDR).
Fitur utama
- Frekuensi dan fase dapat diprogram secara digital
- Konsumsi daya 12,65 mW pada 3 V
- Rentang frekuensi keluaran 0 MHz hingga 12,5 MHz
- Resolusi 28-bit: 0,1 Hz pada clock referensi 25 MHz
- Keluaran gelombang sinus, segitiga, dan kotak
- Suplai daya 2,3 V hingga 5,5 V
- Tidak memerlukan komponen eksternal
- Antarmuka SPI 3-kabel
- Rentang suhu diperluas: −40°C hingga +105°C
- Opsi power-down
- Paket MSOP 10-lead
- AEC-Q100 qualified untuk aplikasi otomotif
Spesifikasi utama
| Parameter | Nilai | Kondisi |
|---|---|---|
| Tegangan suplai (VDD) | 2.3 - 5.5 V | hlm. 3 |
| Konsumsi arus (IDD) | 4.5 - 5.5 mA | IDD code dependent; see Figure 7hlm. 3 |
| Konsumsi arus mode sleep | 0.5 mA | DAC powered down, MCLK runninghlm. 3 |
| Resolusi DAC | 10 Bits | hlm. 3 |
| Update rate DAC | 25 MSPS | hlm. 3 |
| VOUT maksimum | 0.65 V | hlm. 3 |
| VOUT minimum | 38 mV | hlm. 3 |
| Koefisien suhu VOUT | 200 ppm/°C | hlm. 3 |
| Integral Nonlinearity (INL) | ±1.0 LSB | hlm. 3 |
| Differential Nonlinearity (DNL) | ±0.5 LSB | hlm. 3 |
| Signal-to-Noise Ratio (SNR) | 55 (min), 60 (typ) dB | AD9833BRMZ, fMCLK = 25 MHz, fOUT = fMCLK/4096hlm. 3 |
| Total Harmonic Distortion (THD) | −66 (typ), −56 (min) dBc | AD9833BRMZ, fMCLK = 25 MHz, fOUT = fMCLK/4096hlm. 3 |
| Spurious-Free Dynamic Range (SFDR) wideband | −60 dBc | fMCLK = 25 MHz, fOUT = fMCLK/50hlm. 3 |
| Spurious-Free Dynamic Range (SFDR) narrow-band | −78 dBc | fMCLK = 25 MHz, fOUT = fMCLK/50hlm. 3 |
| Clock feedthrough | −60 dBc | hlm. 3 |
| Wake-up time | 1 ms | hlm. 3 |
| Input current (IINH/IINL) | 10 μA | hlm. 3 |
| Input capacitance (CIN) | 3 pF | hlm. 3 |
| Periode MCLK (t1) | 40 ns min | hlm. 4 |
| Periode SCLK (t4) | 25 ns min | hlm. 4 |
| Suhu operasi | −40 hingga +105 °C | Industrial (B Version)hlm. 5 |
| Suhu penyimpanan | −65 hingga +150 °C | hlm. 5 |
| Tegangan maksimum VDD ke AGND | −0.3 hingga +6 V | hlm. 5 |
| Tegangan maksimum VDD ke DGND | −0.3 hingga +6 V | hlm. 5 |
| Tegangan maksimum AGND ke DGND | −0.3 hingga +0.3 V | hlm. 5 |
| Tegangan maksimum CAP/2.5V | 2.75 V | hlm. 5 |
| Tegangan I/O digital ke DGND | −0.3 hingga VDD + 0.3 V | hlm. 5 |
| Tegangan I/O analog ke AGND | −0.3 hingga VDD + 0.3 V | hlm. 5 |
| Suhu junction maksimum | 150 °C | hlm. 5 |
| Thermal impedance θJA (MSOP) | 206 °C/W | hlm. 5 |
| Thermal impedance θJC (MSOP) | 44 °C/W | hlm. 5 |
| Suhu lead saat soldering (10 detik) | 300 °C | hlm. 5 |
| Suhu puncak IR reflow | 220 °C | hlm. 5 |
Nilai diambil dari datasheet; “hlm.” menunjuk halaman datasheet tempat angka itu tertulis.
Pinout AD9833BRMZ
MSOP-10 10 pin
| Pin | Nama | Fungsi |
|---|---|---|
| 1 | COMP | DAC Bias Pin. Pin ini digunakan untuk decoupling tegangan bias DAC.hlm. 6 |
| 2 | VDD | Suplai daya positif untuk bagian antarmuka analog dan digital. Regulator 2.5 V on-board juga disuplai dari VDD. VDD dapat bernilai 2.3 V hingga 5.5 V. Kapasitor decoupling 0.1 µF dan 10 µF harus dihubungkan antara VDD dan AGND.hlm. 6 |
| 3 | CAP/2.5V | Sirkuit digital beroperasi dari suplai 2.5 V. Tegangan 2.5 V ini dihasilkan dari VDD menggunakan regulator on-board ketika VDD melebihi 2.7 V. Regulator memerlukan kapasitor decoupling 100 nF tipikal, yang dihubungkan dari CAP/2.5V ke DGND. Jika VDD kurang dari atau sama dengan 2.7 V, CAP/2.5V harus dihubungkan langsung ke VDD.hlm. 6 |
| 4 | DGND | Digital Ground.hlm. 6 |
| 5 | MCLK | Input clock digital. Frekuensi keluaran DDS dinyatakan sebagai fraksi biner dari frekuensi MCLK. Clock ini menentukan akurasi frekuensi keluaran dan phase noise.hlm. 6 |
| 6 | SDATA | Input data serial. Kata data serial 16-bit diterapkan ke input ini.hlm. 6 |
| 7 | SCLK | Input clock serial. Data di-clock ke dalam AD9833 pada setiap falling edge SCLK.hlm. 6 |
| 8 | FSYNC | Input kontrol aktif rendah. FSYNC adalah sinyal sinkronisasi frame untuk data input. Ketika FSYNC diambil rendah, logika internal diberitahu bahwa kata baru sedang dimuat ke perangkat.hlm. 6 |
| 9 | AGND | Analog Ground.hlm. 6 |
| 10 | VOUT | Output tegangan. Output analog dan digital dari AD9833 tersedia di pin ini. Resistor beban eksternal tidak diperlukan karena perangkat memiliki resistor 200 Ω on-board.hlm. 6 |
Catatan desain PCB
- Saat power-up, lakukan reset pada AD9833. Ini akan mereset register internal yang sesuai ke 0 untuk memberikan output analog midscale.hlm. 13
- Untuk menghindari output DAC palsu selama inisialisasi, set bit reset ke 1 sampai bagian siap untuk mulai menghasilkan output. Reset tidak mereset register fase, frekuensi, atau kontrol. Register ini akan berisi data tidak valid dan harus diatur ke nilai yang diketahui oleh pengguna. Kemudian set bit reset ke 0 untuk mulai menghasilkan output.hlm. 13
- Setelah bit reset diatur ke 0, data muncul pada output DAC tujuh atau delapan siklus MCLK kemudian.hlm. 13
- Setiap operasi tulis asinkron memiliki periode latensi. Jika register frekuensi atau fase yang dipilih dimuat dengan kata baru, ada penundaan tujuh atau delapan siklus MCLK sebelum output analog berubah.hlm. 13
- SCLK dapat kontinu atau idle tinggi atau rendah antara operasi tulis. Dalam kedua kasus, SCLK harus tinggi ketika FSYNC goes low (t11).hlm. 13
- Untuk memulai transfer data serial, FSYNC harus diambil rendah, dengan memperhatikan waktu setup minimum FSYNC-to-SCLK falling edge, t7. Setelah FSYNC goes low, data serial digeser ke input shift register perangkat pada falling edge SCLK selama 16 pulsa clock. FSYNC dapat diambil tinggi setelah falling edge ke-16 SCLK, dengan memperhatikan waktu minimum SCLK falling edge to FSYNC rising edge, t8.hlm. 13
- Jika VDD kurang dari atau sama dengan 2.7 V, hubungkan CAP/2.5V langsung ke VDD untuk melewati regulator on-board.hlm. 6
- Gunakan kapasitor decoupling 0.1 µF dan 10 µF antara VDD dan AGND.hlm. 6
- Regulator on-board memerlukan kapasitor decoupling 100 nF tipikal dari CAP/2.5V ke DGND.hlm. 6
Kemasan
Contoh pemakaian
- Pembangkitan stimulus frekuensi/bentuk gelombang
- Pengukuran aliran cairan dan gas
- Aplikasi sensor: proximity, motion, dan deteksi cacat
- Pengukuran rugi saluran/atenuasi
- Peralatan uji dan medis
- Generator sweep/clock
- Aplikasi time domain reflectometry (TDR)
Sumber data
Disusun dari datasheet resmi Analog Devices (buka PDF). Ringkasan ditulis dengan bantuan AI, lalu setiap angka dan nama pin dicocokkan otomatis ke teks datasheet; yang tidak ditemukan di datasheet dibuang. Terakhir diperiksa 21 Oktober 2026. Untuk desain akhir, tetap rujuk datasheet asli.